內容簡介:　　本書由美國加州大學伯克利分校Jan M. Rabaey教授等人所著。全書共12章，分為三部分： 基本單元、電路設計和系統(tǒng)設計。本書在對MOS器件和連線的特性做了簡要的介紹之后，深入分析了數(shù)字設計的核心――反相器，并逐步將這些知識延伸到組合邏輯電路、時序邏輯電路、控制器、運算電路以及存儲器這些復雜數(shù)字電路與系統(tǒng)的設計中。為了反映數(shù)字集成電路設計進入深亞微米領域后正在發(fā)生的深刻變化，本書以CMOS工藝的實際電路為例，討論了深亞微米器件效應、電路*優(yōu)化、互連線建模和優(yōu)化、信號完整性、時序分析、時鐘分配、高性能和低功耗設計、設計驗證、芯片測試和可測性設計等主題，著重探討了深亞微米數(shù)字集成電路設計所面臨的挑戰(zhàn)和啟示。

作者簡介:　　Jan M. Rabaey教授，為美國加州大學伯克利分校電氣工程教授，Anantha Chandrakasan為麻省理工學院教授，本書是其多年教學經(jīng)驗的總結。

目錄:第一部分  基 本 單 元
第1章  引論
1．1  歷史回顧
1．2  數(shù)字集成電路設計中的問題
1．3  數(shù)字設計的質量評價
1．3．1  集成電路的成本
1．3．2  功能性和穩(wěn)定性
1．3．3  性能
1．3．4  功耗和能耗
1．4  小結
1．5  進一步探討
期刊和會議論文集
參考書目
參考文獻
習題
第2章  制造工藝
2．1  引言
2．2  CMOS集成電路的制造
2．2．1  硅圓片
2．2．3  一些重復進行的工藝步驟
2．2．4  簡化的CMOS工藝流程
2．3  設計規(guī)則――設計者和工藝工程師之間的橋梁
2．4  集成電路封裝
2．4．1  封裝材料
2．4．2  互連層
2．4．3  封裝中的熱學問題
2．5  綜述： 工藝技術的發(fā)展趨勢
2．5．1  近期進展
2．5．2  遠期展望
2．6  小結
2．7  進一步探討
參考文獻
設計方法插入說明A――IC版圖
參考文獻
第3章  器件
3．1  引言
3．2  二極管
3．2．1  二極管簡介――耗盡區(qū)
3．2．2  靜態(tài)特性
3．2．3  動態(tài)或瞬態(tài)特性
3．2．4  實際的二極管――二次效應
3．2．5  二極管SPICE模型
3．3  MOS（FET）晶體管
3．3．1  MOS晶體管簡介
3．3．2  靜態(tài)情況下的MOS晶體管
3．3．3  實際的MOS晶體管――一些二階效應
3．3．4  MOS管的SPICE模型
3．4  關于工藝偏差
3．5  綜述： 工藝尺寸縮小
3．6  小結
3．7  進一步探討
參考文獻
習題
設計方法插入說明B――電路模擬
進一步探討
參考文獻
第4章  導線
4．1  引言
4．2  簡介
4．3  互連參數(shù)――電容、電阻和電感
4．3．1  電容
4．3．2  電阻
4．3．3  電感
4．4  導線模型
4．4．1  理想導線
4．4．2  集總模型（Lumped Model）
4．4．3  集總RC模型
4．4．4  分布rc線
4．4．5  傳輸線
4．5  導線的SPICE模型
4．5．1  分布rc線的SPICE模型
4．5．2  傳輸線的SPICE模型
4．5．3  綜述： 展望未來
4．6  小結
4．7  進一步探討
參考文獻
第二部分  電 路 設 計
第5章  CMOS反相器
5．1  引言
5．2  靜態(tài)CMOS反相器――直觀綜述
5．3  CMOS反相器穩(wěn)定性的評估――靜態(tài)特性
5．3．1  開關閾值
5．3．2  噪聲容限
5．3．3  再談穩(wěn)定性
5．4  CMOS反相器的性能： 動態(tài)特性
5．4．1  計算電容值
5．4．2  傳播延時： 一階分析
5．4．3  從設計角度考慮傳播延時
5．5  功耗、能量和能量延時
5．5．1  動態(tài)功耗
5．5．2  靜態(tài)功耗
5．5．3  綜合考慮
5．5．4  利用SPICE分析功耗
5．6  綜述： 工藝尺寸縮小及其對反相器衡量指標的影響
5．7  小結
5．8  進一步探討
參考文獻
習題
第6章  CMOS組合邏輯門的設計
6．1  引言
6．2  靜態(tài)CMOS設計
6．2．1  互補CMOS
6．2．2  有比邏輯
6．2．3  傳輸管邏輯
6．3  動態(tài)CMOS設計
6．3．1  動態(tài)邏輯： 基本原理
6．3．2  動態(tài)邏輯的速度和功耗
6．3．3  動態(tài)設計中的信號完整性問題
6．3．4  串聯(lián)動態(tài)門
6．4  設計綜述
6．4．1  如何選擇邏輯類型
6．4．2  低電源電壓的邏輯設計
6．5  小結
6．6  進一步探討
參考文獻
習題
設計方法插入說明C――如何模擬復雜的邏輯電路
參考文獻
設計方法插入說明D――復合門的版圖技術
進一步探討
第7章  時序邏輯電路設計
7．1  引言
7．1．1  時序電路的時間參數(shù)
7．1．2  存儲單元的分類
7．2  靜態(tài)鎖存器和寄存器
7．2．1  雙穩(wěn)態(tài)原理
7．2．2  多路開關型鎖存器
7．2．3  主從邊沿觸發(fā)寄存器
7．2．4  低電壓靜態(tài)鎖存器
7．2．5  靜態(tài)SR觸發(fā)器――用強信號直接寫數(shù)據(jù)
7．3  動態(tài)鎖存器和寄存器
7．3．1  動態(tài)傳輸門邊沿觸發(fā)寄存器
7．3．2  C2MOS――一種對時鐘偏差不敏感的方法
7．3．3  真單相鐘控寄存器（TSPCR）
7．4  其他寄存器類型*
7．4．1  脈沖寄存器
7．4．2  靈敏放大器型寄存器
7．5  流水線： 優(yōu)化時序電路的一種方法
7．5．1  鎖存型流水線與寄存型流水線
7．5．2  NORA?CMOS――流水線結構的一種邏輯形式
7．6  非雙穩(wěn)時序電路
7．6．1  施密特觸發(fā)器
7．6．2  單穩(wěn)時序電路
7．6．3  不穩(wěn)電路
7．7  綜述： 時鐘策略的選擇
7．8  小結
7．9  進一步探討
參考文獻
第三部分  系 統(tǒng) 設 計
第8章  數(shù)字集成電路的實現(xiàn)策略
8．1  引言
8．2  從定制到半定制以及結構化陣列的設計方法
8．3  定制電路設計
8．4  以單元為基礎的設計方法
8．4．1  標準單元
8．4．2  編譯單元
8．4．3  宏單元、巨單元和專利模塊
8．4．4  半定制設計流程
8．5  以陣列為基礎的實現(xiàn)方法
8．5．1  預擴散（或掩模編程）陣列
8．5．2  預布線陣列
8．6  綜述： 未來的實現(xiàn)平臺
8．7  小結
8．8  進一步探討
參考文獻
習題
設計方法插入說明E――邏輯單元和時序單元的特性描述
參考文獻
設計方法插入說明F――設計綜合
進一步探討
參考文獻
第9章  互連問題
9．1  引言
9．2  電容寄生效應
9．2．1  電容和可靠性――串擾
9．2．2  電容和CMOS電路性能
9．3  電阻寄生效應
9．3．1  電阻與可靠性――歐姆電壓降
9．3．2  電遷移
9．3．3  電阻和性能――RC延時
9．4  電感寄生效應*
9．4．1  電感和可靠性――Ldidt電壓降
9．4．2  電感和性能――傳輸線效應
9．5  高級互連技術
9．5．1  降擺幅電路
9．5．2  電流型傳輸技術
9．6  綜述： 片上網(wǎng)絡
9．7  小結
9．8  進一步探討
參考文獻
習題
第10章  數(shù)字電路中的時序問題
10．1  引言
10．2  數(shù)字系統(tǒng)的時序分類
10．2．1  同步互連
10．2．2  中等同步互連
10．2．3  近似同步互連
10．2．4  異步互連
10．3  同步設計――一個深入的考察
10．3．1  同步時序原理
10．3．2  偏差和抖動的來源
10．3．3  時鐘分布技術
10．3．4  鎖存式時鐘控制*
10．4  自定時電路設計*
10．4．1  自定時邏輯――一種異步技術
10．4．2  完成信號的產生
10．4．3  自定時的信號發(fā)送
10．4．4  自定時邏輯的實例
10．5  同步器和判斷器*
10．5．1  同步器――概念與實現(xiàn)
10．5．2  判斷器
10．6  采用鎖相環(huán)進行時鐘綜合和同步*
10．6．1  基本概念
10．6．2  PLL的組成功能塊
10．7  綜述： 未來方向和展望
10．7．1  采用延時鎖定環(huán)（DLL）分布時鐘
10．7．2  光時鐘分布
10．7．3  同步與非同步設計
10．8  小結
10．9  進一步探討
參考文獻
習題
設計方法插入說明G――設計驗證
參考文獻
第11章  設計運算功能塊
11．1  引言
11．2  數(shù)字處理器結構中的數(shù)據(jù)通路
11．3  加法器
11．3．1  二進制加法器： 定義
11．3．2  全加器： 電路設計考慮
11．3．3  二進制加法器： 邏輯設計考慮
11．4  乘法器
11．4．1  乘法器： 定義
11．4．2  部分積的產生
11．4．3  部分積的累加
11．4．4  最終相加
11．4．5  乘法器小結
11．5  移位器
11．5．1  桶形移位器
11．5．2  對數(shù)移位器
11．6  其他運算器
11．7  數(shù)據(jù)通路結構中對功耗和速度的綜合考慮*
11．7．1  在設計時間可采用的降低功耗技術
11．7．2  運行時間的功耗管理
11．7．3  降低待機（或休眠）模式中的功耗
11．8  綜述： 設計中的綜合考慮
11．9  小結
11．10  進一步探討
參考文獻
習題
第12章  存儲器和陣列結構設計
12．1  引言
12．1．1  存儲器分類
12．1．2  存儲器總體結構和單元模塊
12．2  存儲器內核
12．2．1  只讀存儲器
12．2．2  非易失性讀寫存儲器
12．2．3  讀寫存儲器（RAM）
12．2．4  按內容尋址或相聯(lián)存儲器（CAM）
12．3  存儲器外圍電路*
12．3．1  地址譯碼器
12．3．2  靈敏放大器
12．3．3  參考電壓
12．3．4  驅動器/緩沖器
12．3．5  時序和控制
12．4  存儲器的可靠性及成品率*
12．4．1  信噪比
12．4．2  存儲器成品率
12．5  存儲器中的功耗*
12．5．1  存儲器中功耗的來源
12．5．2  存儲器的分割
12．5．3  降低工作功耗
12．5．4  降低數(shù)據(jù)維持功耗
12．5．5  小結
12．6  存儲器設計的實例研究
12．6．1  可編程邏輯陣列
12．6．2  4 Mb SRAM
12．6．3  1 Gb NAND Flash存儲器
12．7  綜述： 半導體存儲器的發(fā)展趨勢與進展
12．8  小結
12．9  進一步探討
參考文獻
習題
設計方法插入說明H――制造電路的驗證和測試
H．3．1  可測性設計中的問題
H．3．2  專門測試
H．3．3  掃描測試
H．3．4  邊界掃描設計
H．3．5  內建自測試
H．4．1  故障模型
H．4．2  測試圖形的自動生成
H．4．3  故障模擬
參考文獻
思考題答案