系統(tǒng)芯片（SOC）設(shè)計方法與實踐簡介，目錄書摘
2019-10-25 14:10
來源：京東
作者：京東
系統(tǒng)芯片（SOC）設(shè)計方法與實踐
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內(nèi)容簡介: 《系統(tǒng)芯片（SOC）設(shè)計方法與實踐》主要介紹了系統(tǒng)芯片（SOC）的設(shè)計原理、方法，以及工程實踐。結(jié)合多年的教學經(jīng)驗、項目實踐以及累積的資料，并借鑒國內(nèi)外經(jīng)典教材的寫作手法編著而成。內(nèi)容參考Xilinx公司和ARM公司新的官方文檔，吸收國內(nèi)外新的相關(guān)專業(yè)文獻，提取其精華，并提供具有針對性的實踐項目例程。《系統(tǒng)芯片（SOC）設(shè)計方法與實踐》旨在讓每位讀者能夠?qū)OC設(shè)計有一個深入的理解，并且在教材的指導下，以動手實踐的方式掌握相關(guān)的專業(yè)技能，為未來的學習和工作打下堅實的基礎(chǔ)。
《系統(tǒng)芯片（SOC）設(shè)計方法與實踐》可分為四部分：第一部分內(nèi)容講述硬件描述語言VHDL和Verilog HDL的基本語法以及如何實現(xiàn)基本數(shù)字邏輯單元的設(shè)計。第二部分講述了數(shù)字系統(tǒng)的層次結(jié)構(gòu)設(shè)計以及SOC芯片的體系結(jié)構(gòu)。第三部分涉及設(shè)計的形式化驗證、靜態(tài)時序分析以及可測試設(shè)計。第四部分主要內(nèi)容為可編程邏輯器件以及ASIC后端設(shè)計流程及方法。書中的案例基于Xilinx公司的Vivado設(shè)計套件，并提供相應(yīng)的VHDL/Verilog HDL參考源代碼。
《系統(tǒng)芯片（SOC）設(shè)計方法與實踐》可分為四部分：第一部分內(nèi)容講述硬件描述語言VHDL和Verilog HDL的基本語法以及如何實現(xiàn)基本數(shù)字邏輯單元的設(shè)計。第二部分講述了數(shù)字系統(tǒng)的層次結(jié)構(gòu)設(shè)計以及SOC芯片的體系結(jié)構(gòu)。第三部分涉及設(shè)計的形式化驗證、靜態(tài)時序分析以及可測試設(shè)計。第四部分主要內(nèi)容為可編程邏輯器件以及ASIC后端設(shè)計流程及方法。書中的案例基于Xilinx公司的Vivado設(shè)計套件，并提供相應(yīng)的VHDL/Verilog HDL參考源代碼。
作者簡介:
目錄:第1章 緒論
1．1 集成電路概述
1．1．1 集成電路的誕生和發(fā)展
1．1．2 我國集成電路的發(fā)展
1．1．3 集成電路的分類
1．2 SOC概述
1．2．1 SOC的分類
1．2．2 SOC涉及的關(guān)鍵技術(shù)
1．2．3 SOC設(shè)計流程
1．2．4 SOC技術(shù)的發(fā)展方向
1．3 VHDL與Verilog HDL
1．3．1 VHDL和Verilog HDL的相同點
1．3．2 VHDL和Verilog HDL的區(qū)別
1．3．3 學習VHDL和Verilog HDL的要點
1．4 開發(fā)平臺Vivado
第2章 VHDL語言基礎(chǔ)
2．1 引言
2．2 VHDL的基礎(chǔ)知識
2．2．1 VHDL程序的結(jié)構(gòu)
2．2．2 VHDL常用資源庫中的程序包
2．2．3 VHDL的詞法單元
2．2．4 數(shù)據(jù)對象和類型
2．2．5 表達式與運算符
2．3 VHDL結(jié)構(gòu)體的描述方式
2．3．1 結(jié)構(gòu)體的行為描述
2．3．2 結(jié)構(gòu)體的RTL描述
2．3．3 結(jié)構(gòu)體的結(jié)構(gòu)化描述
2．4 結(jié)構(gòu)體的子結(jié)構(gòu)形式
2．4．1 進程
2．4．2 復雜結(jié)構(gòu)體的多進程組織方法
2．4．3 塊
2．4．4 子程序
2．5 順序語句和并發(fā)語句
2．5．1 順序語句
2．5．2 并發(fā)語句
2．6 VHDL中的信號和信號處理
2．6．1 信號的驅(qū)動源
2．6．2 信號的延遲
2．6．3 仿真周期和信號的δ延遲
2．6．4 信號的屬性函數(shù)
2．6．5 帶屬性函數(shù)的信號
2．7 VHDL的其他語句
2．7．1 ATTRIBUTE（屬性）描述與定義語句
2．7．2 斷言（ASSERT）語句
2．7．3 TEXTIO
2．8 多值邏輯
2．8．1 三態(tài)數(shù)值模型
2．8．2 多值邏輯
2．9 元件例化
2．9．1 設(shè)計通用元件
2．9．2 構(gòu)造程序包
2．9．3 元件的調(diào)用
2．10 配置
2．10．1 默認配置
2．10．2 元件配置
2．10．3 塊的配置
2．10．4 結(jié)構(gòu)體的配置
習題2
第3章 硬件描述語言Verilog
3．1 引言
3．2 Verilog HDL的基礎(chǔ)知識
3．2．1 模塊說明部分
3．2．2 端口說明部分
……
第4章 基本數(shù)字邏輯單元的設(shè)計
第5章 數(shù)字系統(tǒng)的層次結(jié)構(gòu)設(shè)計
第6章 系統(tǒng)集成芯片的體系結(jié)構(gòu)
第7章 形式化驗證
第8章 靜態(tài)時序分析
第9章 可測試設(shè)計DFT
第10章 可編程邏輯器件
第11章 ASIC后端設(shè)計
附錄 用Nexys4 FPGA開發(fā)板配置Microblaze
參考文獻
1．1 集成電路概述
1．1．1 集成電路的誕生和發(fā)展
1．1．2 我國集成電路的發(fā)展
1．1．3 集成電路的分類
1．2 SOC概述
1．2．1 SOC的分類
1．2．2 SOC涉及的關(guān)鍵技術(shù)
1．2．3 SOC設(shè)計流程
1．2．4 SOC技術(shù)的發(fā)展方向
1．3 VHDL與Verilog HDL
1．3．1 VHDL和Verilog HDL的相同點
1．3．2 VHDL和Verilog HDL的區(qū)別
1．3．3 學習VHDL和Verilog HDL的要點
1．4 開發(fā)平臺Vivado
第2章 VHDL語言基礎(chǔ)
2．1 引言
2．2 VHDL的基礎(chǔ)知識
2．2．1 VHDL程序的結(jié)構(gòu)
2．2．2 VHDL常用資源庫中的程序包
2．2．3 VHDL的詞法單元
2．2．4 數(shù)據(jù)對象和類型
2．2．5 表達式與運算符
2．3 VHDL結(jié)構(gòu)體的描述方式
2．3．1 結(jié)構(gòu)體的行為描述
2．3．2 結(jié)構(gòu)體的RTL描述
2．3．3 結(jié)構(gòu)體的結(jié)構(gòu)化描述
2．4 結(jié)構(gòu)體的子結(jié)構(gòu)形式
2．4．1 進程
2．4．2 復雜結(jié)構(gòu)體的多進程組織方法
2．4．3 塊
2．4．4 子程序
2．5 順序語句和并發(fā)語句
2．5．1 順序語句
2．5．2 并發(fā)語句
2．6 VHDL中的信號和信號處理
2．6．1 信號的驅(qū)動源
2．6．2 信號的延遲
2．6．3 仿真周期和信號的δ延遲
2．6．4 信號的屬性函數(shù)
2．6．5 帶屬性函數(shù)的信號
2．7 VHDL的其他語句
2．7．1 ATTRIBUTE（屬性）描述與定義語句
2．7．2 斷言（ASSERT）語句
2．7．3 TEXTIO
2．8 多值邏輯
2．8．1 三態(tài)數(shù)值模型
2．8．2 多值邏輯
2．9 元件例化
2．9．1 設(shè)計通用元件
2．9．2 構(gòu)造程序包
2．9．3 元件的調(diào)用
2．10 配置
2．10．1 默認配置
2．10．2 元件配置
2．10．3 塊的配置
2．10．4 結(jié)構(gòu)體的配置
習題2
第3章 硬件描述語言Verilog
3．1 引言
3．2 Verilog HDL的基礎(chǔ)知識
3．2．1 模塊說明部分
3．2．2 端口說明部分
……
第4章 基本數(shù)字邏輯單元的設(shè)計
第5章 數(shù)字系統(tǒng)的層次結(jié)構(gòu)設(shè)計
第6章 系統(tǒng)集成芯片的體系結(jié)構(gòu)
第7章 形式化驗證
第8章 靜態(tài)時序分析
第9章 可測試設(shè)計DFT
第10章 可編程邏輯器件
第11章 ASIC后端設(shè)計
附錄 用Nexys4 FPGA開發(fā)板配置Microblaze
參考文獻
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