編輯推薦:　　本書可作為高等學(xué)校計(jì)算機(jī)、電子與通信等相關(guān)專業(yè)的教材，也可作為從事邏輯電路設(shè)計(jì)的工程技術(shù)人員的參考書。

內(nèi)容簡介:　　本書從數(shù)字邏輯的基礎(chǔ)知識——數(shù)制和編碼入手，系統(tǒng)講述了邏輯代數(shù)基礎(chǔ)、邏輯門電路、組合邏輯電路和時(shí)序電路的相關(guān)知識，進(jìn)而介紹了可編程邏輯器件的原理和設(shè)計(jì)方法，以及Verilog硬件描述語言。
　　本書內(nèi)容全面新穎，既涵蓋了數(shù)字邏輯傳統(tǒng)的內(nèi)容體系，又合理吸收了現(xiàn)代邏輯電路設(shè)計(jì)的新技術(shù)、新方法，許多內(nèi)容是作者多年教學(xué)科研工作的總結(jié)。全書深入淺出，語言流暢，舉例豐富，精選了大量習(xí)題，并配有電子教案。
　　本書可作為高等學(xué)校計(jì)算機(jī)、電子與通信等相關(guān)專業(yè)的教材，也可作為從事邏輯電路設(shè)計(jì)的工程技術(shù)人員的參考書。

作者簡介:　　

目錄:出版說明
前言
第1章　數(shù)制和編碼
1.1 進(jìn)位計(jì)數(shù)制
1.1.1 進(jìn)位計(jì)數(shù)制的要素
1.1.2 二進(jìn)制
1.1.3 八進(jìn)制和十六進(jìn)制

1.2 數(shù)制轉(zhuǎn)換
1.2.1 二進(jìn)制數(shù)與十進(jìn)制數(shù)的轉(zhuǎn)換
1.2.2 八進(jìn)制數(shù)、十六進(jìn)制數(shù)與二進(jìn)制數(shù)的轉(zhuǎn)換

1.3 帶符號數(shù)的代碼表示
1.3.1 機(jī)器數(shù)和真值
1.3.2 帶符號數(shù)的表示方法
1.3.3 機(jī)器數(shù)的定點(diǎn)與浮點(diǎn)表示法

1.4 常用的數(shù)字字符編碼
1.4.1 十進(jìn)制數(shù)的代碼表示
1.4.2 字符的代碼表示
習(xí)題一

第2章　邏輯代數(shù)基礎(chǔ)
2.1 邏輯代數(shù)的基本概念
2.1.1 基本邏輯運(yùn)算
2.1.2 運(yùn)算規(guī)則和復(fù)合運(yùn)算

2.2 邏輯代數(shù)的基本公式及規(guī)則
2.2.1 邏輯函數(shù)的概念
2.2.2 邏輯代數(shù)的基本公式
2.2.3 邏輯代數(shù)的重要規(guī)則和定理

2.3 邏輯函數(shù)的代數(shù)化簡法
2.3.1 邏輯函數(shù)的“與或”式和“或與”式
2.3.2 代數(shù)化簡法

2.4 邏輯函數(shù)的卡諾圖化簡法
2.4.1 最小項(xiàng)和最大項(xiàng)
2.4.2 卡諾圖化簡法

2.5 含任意項(xiàng)邏輯函數(shù)的化簡
2.5.1 任意項(xiàng)的產(chǎn)生
2.5.2 邏輯函數(shù)的化簡
2.6 邏輯函數(shù)的表格化簡法
2.7 二元決策圖和多值邏輯函數(shù)
習(xí)題二

第3章　邏輯門電路
3.1 集成邏輯電路的分類
3.2 分立元件門電路
3.2.1 正邏輯與負(fù)邏輯
3.2.2 二極管“與”門電路
3.2.3 二極管“或”門電路
3.2.4 三極管“非”門電路

3.3 TTL門電路
3.3.1 TTL“與非”門的電路組成和工作原理
3.3.2 集電極開路“與非”門（OC門）
3.3.3 三態(tài)輸出“與非”門電路（TS門）
3.4 TTL“與非”門的主要外部特性
3.5 邏輯門電路的符號與集成化邏輯門

3.6 MOS邏輯門
3.6.1 MOS電路
3.6.2 CMOS門電路
習(xí)題三

第4章　組合邏輯電路
4.1 組合邏輯電路分析
4.1.1 組合電路的特點(diǎn)和表示
4.1.2 組合電路的分析步驟

4.2 組合邏輯電路設(shè)計(jì)
4.2.1 設(shè)計(jì)的基本步驟
4.2.2 設(shè)計(jì)舉例
4.2.3 多輸出組合邏輯電路的設(shè)計(jì)

4.3 加法器
4.3.1 一位加法器
4.3.2 多位加法器
4.3.3 集成化加法器及其應(yīng)用

4.4 譯碼器
4.4.1 二進(jìn)制譯碼器的功能原理
4.4.2 集成化的譯碼器及其應(yīng)用
4.4.3 矩陣式譯碼器
4.4.4 顯示譯碼器

4.5 數(shù)據(jù)選擇器
4.5.1 數(shù)據(jù)選擇器的結(jié)構(gòu)原理
4.5.2 常見的數(shù)據(jù)選擇器及其應(yīng)用
4.6 編碼器

4.7 數(shù)字比較器
4.7.1 并行比較器的原理
4.7.2 “分段比較”的原理

4.8 組合邏輯電路的競爭與冒險(xiǎn)
4.8.1 競爭與冒險(xiǎn)的產(chǎn)生
4.8.2 判斷冒險(xiǎn)
4.8.3 消除冒險(xiǎn)
習(xí)題四

第5章　同步時(shí)序電路
5.1 時(shí)序機(jī)簡介
5.1.1 時(shí)序機(jī)的定義
5.1.2 時(shí)序機(jī)的狀態(tài)表和狀態(tài)圖

5.2 觸發(fā)器
5.2.1 RS型觸發(fā)器
5.2.2 D觸發(fā)器
5.2.3 JK觸發(fā)器
5.2.4 T觸發(fā)器

5.3 同步時(shí)序電路的結(jié)構(gòu)與分析
5.3.1 同步時(shí)序電路的結(jié)構(gòu)
5.3.2 同步時(shí)序電路的分析

5.4 同步時(shí)序電路的設(shè)計(jì)
5.4.1 建立原始狀態(tài)圖和狀態(tài)表
5.4.2 狀態(tài)簡化
5.4.3 狀態(tài)分配、求激勵(lì)函數(shù)與輸出函數(shù)
5.4.4 不完全確定狀態(tài)的同步時(shí)序電路設(shè)計(jì)
5.5 設(shè)計(jì)舉例

5.6 集成化的同步時(shí)序電路及其應(yīng)用設(shè)計(jì)
5.6.1 計(jì)數(shù)器
5.6.2 寄存器
5.6.3 節(jié)拍信號發(fā)生器
習(xí)題五

第6章　異步時(shí)序電路
6.1 脈沖異步電路
6.2 電平異步電路
6.2.1 電路特點(diǎn)和描述方法
6.2.2 電位異步電路的分析
6.2.3 電位異步電路的設(shè)計(jì)
6.3 異步時(shí)序電路的險(xiǎn)態(tài)
習(xí)題六

第7章　簡單可編程邏輯器件
7.1 可編程只讀存儲(chǔ)器
7.2 可編程邏輯器件
7.2.1 可編程邏輯陣列
7.2.2 可編程陣列邏輯與通用陣列邏輯

7.3 PLD設(shè)計(jì)方法及步驟
7.3.1 PLD器件的設(shè)計(jì)步驟
7.3.2 可編程器件設(shè)計(jì)軟件簡介
7.3.3 可編程邏輯器件設(shè)計(jì)舉例
習(xí)題七

第8章　復(fù)雜可編程邏輯器件
8.1 復(fù)雜可編程邏輯器件
8.2 可編程門陣列
8.3 可編程邏輯器件設(shè)計(jì)簡介
8.3.1 設(shè)計(jì)步驟
8.3.2 設(shè)計(jì)進(jìn)入
8.3.3 設(shè)計(jì)實(shí)現(xiàn)
8.3.4 模擬仿真
8.3.5 器件編程
習(xí)題八

第9章　數(shù)字系統(tǒng)設(shè)計(jì)初步
9.1 數(shù)字系統(tǒng)的組成
9.2 數(shù)字系統(tǒng)的設(shè)計(jì)
9.2.1 數(shù)字系統(tǒng)的實(shí)現(xiàn)方法
9.2.2 數(shù)字系統(tǒng)的設(shè)計(jì)過程
9.2.3 數(shù)字系統(tǒng)的設(shè)計(jì)工具

9.3 Verilog硬件描述語言簡述
9.3.1 Verilog語言的基本設(shè)計(jì)單元——模塊
9.3.2 結(jié)構(gòu)化描述形式
9.3.3 數(shù)據(jù)流描述方式
9.3.4 行為描述方式
9.3.5 混合設(shè)計(jì)描述方式
9.3.6 設(shè)計(jì)模擬
習(xí)題九
附錄常用邏輯符號對照表
參考文獻(xiàn)